-
Verilog HDL 개요
- 1.1
조합 논리 회로 디자인 개요
- 1.2
논리 게이트
- 1.3
다중 비트 게이트와 버퍼
- 1.4
비트 조합 및 논리 연산자 활용
- 1.1
-
Verilog HDL 기본 문법
- 2.1
순차 논리 회로 디자인 개요
- 2.2
래치(Latch)와 플립플롭(Flip-Flop)
- 2.3
레지스터(Register)와 카운터(Counter)
- 2.4
상태 기계(State Machine) 설계
- 2.5
동기 및 비동기 순차 논리 설계
- 2.1
-
조합 논리 설계(Combinational Logic Design)
- 3.1
조합 논리 회로 디자인 개요
- 3.2
논리 게이트
- 3.3
다중 비트 게이트와 버퍼
- 3.4
비트 조합 및 논리 연산자 활용
- 3.1
-
순차 논리 설계(Sequential Logic Design)
- 4.1
순차 논리 회로 디자인 개요
- 4.2
래치(Latch)와 플립플롭(Flip-Flop)
- 4.3
레지스터(Register)와 카운터(Counter)
- 4.4
상태 기계(State Machine) 설계
- 4.5
동기 및 비동기 순차 논리 설계
- 4.1
-
Verilog HDL 모델링과 시뮬레이션
- 5.1
테스트벤치(Testbench) 작성
- 5.2
Verilog HDL 시뮬레이션 환경 설정
- 5.3
타이밍 시뮬레이션(Timing Simulation)
- 5.1
-
프로젝트: Verilog HDL을 활용한 디지털 시스템 설계
- 6.1
프로젝트 주제 설정 및 요구사항 분석
- 6.2
디지털 시스템 설계 및 모델링
- 6.3
테스트벤치 작성 및 시뮬레이션
- 6.4
FPGA 실습보드 소개
- PROJECT1
LED 제어
- PROJECT2
2C 센서 인터페이싱
- PROJECT4
SPI 센서 인터페이싱
- 6.1